系统与外部的接口有两个。一是与ＣＰＵ的接口，主要完成系统的初始化、外部命令和地址的输入以及内部状态参数的输出，同时ＣＰＵ还要对存储区完成管理：无效块的管理、地址的译码和映射等；二是与外部高速数据源的接口，主要完成外部高速数据的接收和发送。这里选用了１３９４高速总线作为数据源总线。这一模块包括数据输入ＦＩＦＯ、数据输出ＦＩＦＯ和一个作为数据备份的ＳＲＡＭ。由于闪存的写入速度比较慢，如果没有数据缓冲区
系统与外部的接口有两个。一是与ＣＰＵ的接口，主要完成系统的初始化、外部命令和地址的输入以及内部状态参数的输出，同时ＣＰＵ 还要对存储区完成管理：无效块的管理、地址的译码和映射等；二是与外部高速数据源的接口，主要完成外部高速数据的接收和发送。这里选用了１３９４高速总线作为数据源总线。
这一
模块包括数据输入ＦＩＦＯ、数据输出ＦＩＦＯ和一个作为数据备份的ＳＲＡＭ。由于闪存的写入速度比较慢，如果没有数据缓冲区，外部的高速数据很有可能会丢失，而且数据回放时也需要一个缓冲区使内外的数据率匹配。考虑到编程出错时需要重新加载数据，按照流水线的工作方式，如果不进行数据备份，可能会出现出错时的数据丢失，因此选用了一个ＳＲＡＭ进行数据备份。当将输入ＦＩＦＯ的数据写入ＦＬＡＳＨ时，同时也将数据写入到ＳＲＡＭ进行备份；当需要重新编程时，再从ＳＲＡＭ中将相应的备份数据重新写入ＦＬＡＳＨ。
这一模块完成整个存储器系统的内部控制，是核心控制机构，连接着存储区、数据缓冲以及外部接口三个模块，完成它们之间的数据、命令、地址、状态的相互传递、转换和处理。主控模块又分为三个子模块，即存储区控制子模块、存储区数据子模块和１３９４接口控制子模块，分别由三片ＦＰＧＡ(现场可编程逻辑阵列)完成。
１３９４高速总线上的串行数据通过一定的接口芯片变换成并行数据。当大容量存储器接收到外部１３９４高速总线上的数据存储握手信号时，１３９４接口控制子模块利用握手信号产生一定的时钟和控制信号，控制高速数据缓存入３２位的输入ＦＩＦＯ。当输入ＦＩＦＯ的存储量达到一次８级流水运行的数据量时，就向ＣＰＵ发出中断，申请写操作启动。
存储区的寻址采用
内存寻址方式，即为ＦＬＡＳＨ存储区分配一段内存空间，ＣＰＵ象访问内存一样对其进行寻址，大小为２Ｍ，共２１根地址线，其中高３位是子模块选择，选择８级流水中的某一级；低１８位是子模块的每块芯片的页（行）地址。对于芯片内的列地址，由于向每一页写入数据时，总是从页的起始处开始写，即列地址（页内编程起始地址）是固定的，因此可以直接由ＦＰＧＡ给出。当ＣＰＵ接收
