IC设计面临三重挑战EDA工具随需应变
芯片设计正在面临复杂性日益提高、低功耗设计需求无处不在、混合信号产品比例越来越大这三方面的挑战。EDA（电子设计自动化）工具也正在有针对性地进行创新，来满足芯片设计工程师的需求。
3C（通信、计算机和消费电子）产品是目前市场增长的主要推动力，而这些产品具有集成多种功能、低功耗、生命周期短以及小尺寸等特点，为这类产品中的芯片提出了新的课题，增加了芯片的设计复杂度。而按照摩尔定律，芯片企业正在向更小的技术节点转换，即开展65nm，甚至是45nm产品的设计。这些新设计的复杂性主要表现在以下几个方面：设计规模极为庞大，动辄上千万门以及成百上千个IP（半导体知识产权）宏模块；就物理设计而言，大多采用层次化物理设计流程，包括多个环节，像RTL（寄存器传输层）和具有物理实现意识的综合、面向测试的设计(DFT)、时钟树综合、功率网格设计、布线、信号完整性分析、功率分析以及设计的收敛，这些过程都非常耗时，仅生成一个布局规划图及其相应的物理实施就能轻易地耗费掉一个月左右的时间。而与此相反，为满足市场的要求，设计的周期不但没有增加，而且还在迅速缩短。例如，在20世纪90年代，IC（集成电路）设计的平均周期为两年；到前几年，平均周期缩短到一年；而在现阶段，设计的周期只有6个月，因此，IC设计公司还面临着产品上市时间的压力。
设计一旦延迟，产品很可能就失去了好的市场机遇。为此，目前先进的EDA工具要具备几大功能：一方面它们要提供高容量、高性能的数字集成设计能力，完成更先进产品的设计；另一方面，它们需要做到面向测试的设计，具有可预见性，并对可实现性能够尽早反馈。而低功耗设计也是业界的一个热点主题。实现最优化的低功耗设计需要在设计流程的不同阶段进行权衡，时序对功率和面积对功率等因素的折中就是一个典型例子。
成功的功率敏感设计要求工程师们具备准确、高效地完成这些决断的能力。为了能够达到这一目的，设计师需要被授权使用正确的低功耗分析和最优化引擎，这些功能要求被集成在整个RTL(寄存器传输层)到GDSII(物理级版图)的流程中，而且要贯穿全部流程。而EDA工具厂商也不断在这方面进行努力。
