通过DFM实现设计技术与工艺节点的“对等演进”
随着半导体行业向45nm及更精微节点迈进,制造技术面临着来自间距、迁移率、变异、漏电流和可靠性等多方面越来越大的挑战。为使半导体线路图能继续以具成本效益的方式前行,设计技术为提供“对等演进(equivalent scaling)”正承受巨大压力。
设计技术确实也在提供“对等演进”。传统上,“经典”的演进/微缩指的是随着每次工艺节点的进步,物理尺寸都相应缩小,但并没对所用的基础材料作任何改变。看一看半导体国际技术路线图(ITRS)就可发现,这种类型的缩放在180nm“碰了壁”—对所要求的技术没有现成的解决方案。
当传统微缩无能为力时,摩尔定律揭示的性能、密度和成本的运行轨迹借助对等演进继续着,也就是在不要求工艺技术作任何创新的前提下,主要通过降低功耗或加大密度的新设计技术来进行。通过利用对等演进,设计技术可“分担”翻越半导体线路图这堵墙的负担。的确,设计技术有望从目前的硅工艺技术中“榨取”前所未有的巨大价值。
那剩下的还有哪些问题呢？保守地说,其中有一半涉及到工艺节点的功耗问题,另有1/3个属于节点对应的面积问题,以及一些节点的性能价值问题。毫无疑问,这是重新进行研发和投资工具能得到高回报的所在。
工艺数据不是灵丹妙药。在180nm及更先进工艺,制造要求相当直白,并包含在诸如每层的宽度和间距等设计规则中。只要遵守这些规则,设计师就可以对这些芯片实现预期性能方面放心。但随着每一新工艺节点的诞生,设计规则已变得愈加纷繁复杂,甚至互相冲突。
目前,设计师面临着令人束手无策的摩尔定律断言：在越来越厚的设计规则手册中(通常不加任何说明的)一套完全“语境依赖(context-dependent)”的推荐规则的大爆炸。无晶圆半导体公司一直呼吁有详尽的工艺信息以帮助分析和补偿工艺复杂性和变异性。
但代工厂一直不愿意公开这一高度敏感和机密的信息, 既有出于竞争的考虑,还因为这种数据可能改变代工厂-无晶圆半导体公司合约的本质。想一想若代工厂必须签约遵守能对设计进行优化的准确工艺统计,将会是怎样一种情形！更坏的情况,尖端(bleeding-edge)工艺模型在设计完成前,可能就已陈旧;另外,面向早期模型的设计优化可能在成熟工艺中实际上有害。
不同的关注点
近期,代工厂作出了妥协,以加密的形式提供某些工艺模型数据。但此举带来新的两难境地：设计师现能接触工艺信息,但他们用这些信息做什么？由对随机掺杂波动引发的调制电压(Vt)变异做出的统计或化学机械研磨模型又该如何影响设计师执行综合、布局和布线的方式？现实地上,不会这样。另外,不必定成为工艺专家的设计师有足够的事令他们忧心忡忡。
我们不能期望芯片设计师和工艺工程师能转眼就成为这两个领域的通才——另外,是否值得这样做尚不一定。存在于设计和制造间的不同关注是一种事实,即使在集成器件制造商中也是如此,且它还是代工厂-无晶圆公司模式得以维持的关键。
可制造性设计
随着我们迈向65nm,参数故障—也即芯片没能满足功耗和时序要求——成为制约良率的主要因素。参数良率损耗在45nm及更精微节点继续变得益发重要。在这种背景下,可制造性设计(DFM)有许多机会来衔接设计和工艺,并提供高价值的对等演进。
借助以前的“几何DFM”或“以形状为中心DFM”工具在制造性和良率方面取得的成功经验已被焙炼为经典的良率改进(yield ramp)方法论。现在,“电子DFM”方案以其两位数的参数良率增益提供前所未有的最大潜能。
优化方案
如图1所示,电子DFM是关于优化设计师和产品工程师所关注目标的：泄漏功耗、动态功耗、时序和时序变异、工艺窗口、甚至可靠性。这种优化的驱动器由包含整个制造过程中物理和电子所有关联信息的分析引擎组成。最后,“启动按钮”或实现优化目标的自由度包括对布局、走线和过孔、甚至每个晶体管尺度所做的改变。
