造成铜电迁移（EM）的主要因素之一是铜线与叠层势垒介质之间的弱界面。为了改善该界面,已经开发了新的自对准CuSiN工艺。Crolles2Alliance和NECElectronics的研究人员于几个月前在加利福尼亚州Burlingame召开的国际互连技术会议(IITC)上展示了他们的自对准CuSiN工艺的成果。为了使多层堆垛组保持低的有效介电常数,有必要用更低k的介质阻挡层。虽然以前节点中发生了从SiN(k～7.0)到SiCN(k～4.9)的改变,但是进一步向SiC阻挡层(k=3.5)
造成铜电迁移（
EM）的主要因素之一是铜线与叠层势垒介质之间的弱界面。为了改善该界面,已经开发了新的自对准Cu
SiN工艺。Crolles2 Alliance和
NECElectronics的研究人员于几个月前在加利福尼亚州Burlingame召开的国际互连技术会议(IITC)上展示了他们的自对准Cu
SiN工艺的成果。
为了使多层堆垛组保持低的有效介电常数,有必要用更低k的介质阻挡层。虽然以前节点中发生了从SiN (k～7.0) 到
SiCN (k～4.9)的改变,但是进一步向SiC阻挡层(k=3.5)的转变最初导致了可靠性退化。为了用SiC阻挡层实现高可靠界面,NEC Electronics 的Tatsuya Usami及其同事和Novellus Systems的工程师一起开发了自对准CuSiN工艺。该新工艺包括三个步骤：转变氧化铜的还原性质的等离子体,通硅烷气体使硅扩散进铜,含等离子体的氮用于清除剩余的硅并产生Si-N键。然后采用复合有机甲基硅烷源淀积等离子体SiC。
NEC的研究人员注意到CuSiN工艺比选择的CoWP工艺简便,CoWP工艺需要额外的预清洗和电镀工艺。而且泄漏
电流与CoWP选择性损耗有关。采用的测试结构由具有SiOC隔离层介质、氧化物硬膜和SiCN介质阻挡层的90nm节点单波纹双层结构组成。采用自对准CuSiN工艺和处于较低的低k介质阻挡层（3.5）来替换原始的SiCN。通孔0.12-0.15mm时,最小线宽/间距是0.12/0.12 mm。
研究人员完成了通孔良率、线间泄漏、
电容和薄膜
电阻测试以及EM和零时介质击穿（TZDB）测试。CuSiN工艺引起与SiCN阻挡层相关的电容减小4％。相对在
300℃和2 MA/
cm2条件下进行的氨预处理,CuSiN工艺使通孔EM寿命延长39倍。介质击穿测试表明相对氨原始工艺,TZDB改进了1.5倍(在
150℃下)并且分布更加可控制。EM性能的改善可能是由于XPS显示的铜表面处Cu-O键减少引起的。而且,阻挡层介质界面处的氮氧比例明显较高,这有助于提高击穿强度。
由Philips Semiconductors的Laurent Gosset牵头与STMicrolectronics、Freescale Semiconductor、Philips Research和CEA/LETI同行合作对采用了铜线表面处理和铜线顶端金属（钨、CoWP等）的选择淀积技术获得的自对准阻挡层集成的几种方法进行了比较。
该小组研究了一种三个步骤的CuSiN工艺,包括氦清洗、采用硅基母体（硅烷、三甲硅烷）的铜硅化和NH3等离子体,阻止硅在热压或电压下进一步向铜扩散。发现该工艺（如图）为铜扩散和氧化提供更好的阻挡层。研究人员提出该机理是由在工艺过程中修整的铜表面上超薄SiN薄膜形成引起的。该工艺的主要优势是与现有PECVD工艺和设备可直接兼容。
Gosset小组还研究了钨CVD,目的是用钨帽完全代替介质线。巨大挑战是选择性损失,所以不得不引入氮等离子体和前淀积及后淀积
HF湿法清洗。希望的结果是泄漏电流、防渗效率得到改善,从而阻止铜的扩散和氧化。
曾经研究把钯催化和无钯化学药品用于钴自对准阻挡层（
SAB）。尽管也开发了
