时钟电路设计
本案例的时钟信号的连接和高速数据采集系统一致，但DSP内部的频率设置电路和系数设置有所不同。DSP的频率设置引脚为CLKMD1～CKLMD3，这些引脚的状态来决定DSP内部倍频的大小。倍频是指在外部晶振的基础乘以设定的倍数，倍数与CLKCMD1～CLKMD3的关系如表所示。表中PLL禁止表示DSP内部的倍频电路禁止，此时DSP内部的分频电路工作，DSP工作时钟为输入时钟的一半或者1／4。
表 CLKMD1～CLKMD3与分频关系
本案例的JTAG仿真口的设计遵循IEEE标准设置。为了调试和扩展，系统将常用的地址总线、数据总线和缓冲串口总线连接到插件上。整个系统的最终布局如图所示。
图 系统整体布局
图中，HL3．3为DSP芯片I／O电源（3．3V）指示灯、HL1．8为DSP指示灯、HL5．0为5V电源指示灯；J4为脱机或仿真运行方式选择引脚，将J4短路时为脱机运行，反之则为仿真运行；J1左边为模拟地接口，右边为5V电压接口；J2上面为输人信号接口，下面为数字地接口；K1为Flash读写开关，当K1开关置左端时，当开关置右端时，可把自己编写的程序通过DSP仿真器写入到Flash中。
