实际的同步管道突发式SRAM
下面我们看一下实际的同步管道突发式SRAM，这次我们作为实例的产晶是Cypress公司的128K×36位的CY7C1347B。之所以采用36位而不是32位，是因为考虑到每隔8位（一个字节）能进行验证的情况。
CY7C1347B的内部框图如图1所示，信号种类如图2所示。这些信号除了以一字节为单位进行写人操作的BW″信号以外，还包括进行onJL位整体写入操作的GW。在CPU的突发周期中，当可以一次性更新1字大小（36位）的数据时使用GW；当从外部更新1字节或2字节大小的数据时使用BW刀信号，这样就可以只更新相应的字节数据。另外，用于地址锁存的信号包括ADSC和ADSP两个信号，ADSC用于来自缓存控制器的存取；ADSP用于来自处理器的存取。ADSP与ADSC在写存取时的处理上存在若干不同，这将在以后进行说明。
图1 CY7C1347B的内部框图
图2 CY7C1347B的信号
与主存储器相比，高速缓冲存储器被要求快速操作。因此为了尽可能不在外部对控制信号进行处理，所以准备了多个类似这样用于存取的信号。
例如，通常情况下，CPU的ADS（地址选通）信号与ADSP信号直联，而缓存控制器与ADSC信号直联。这样，当CPU访问外部总线时，其地址也被同步管道突发式SRAM提取。
进行读操作时，缓存控制器判断其范围内的数据是否被存放（是否命中？）于同步管道突发式SRAM（缓存数据RAM）中，如果数据存在则操作控制信号，以便读出同步管道突发SRAM的数据。如果是写操作，则使OWE信号有效，进行数据的更新。
当成为外部总线主控器的器件要读取存储器时，缓存控制器利用ADSC信号，为同步管道突发式SRAM提供外部总线主控器读出的地址。
