选择和表征锁相环在定时和相位控制中的应用
锁相环(PLL)广泛应用于无线通信,在基站中的主要用途是为发射器和接收器中的上变频和下变频电路提供一个稳定的、低噪声的射频(RF)本地振荡器(LO)。鉴于PLL本身的性能,它还可以用于控制其他许多电路中时钟信号的定时,而且在某些应用中,如果使用得当可以代替价格较贵的定时芯片。
大多数高速数字电路的设计工程师会在注重相位的应用中选择很贵的定时芯片,因为通常都是对限定频率范围(通常是适合SONET/SDH频率的线路速率)粗略地表征定时指标。相比之下,PLL器件通常覆盖了很宽的频率范围,而且在相位控制或定时应用方面通常没有具体的规定。部分原因是由于采用无限多的输入和输出频率,而且对它们进行多种可能的倍频和分频比的组合。因此其相位延时特性很少有人研究,而且在PLL技术资料上几乎从来没有发表过。下面推荐了适合各种特定应用的PLL器件的特性,因为不同的应用需要不同的配置和需求,这可能会提供不同的结果。为此,本文将介绍在特别注重相位控制的应用中为表征PLL器件性能所采用的大量研究和实验的方法和结果。
两个不同器件之间的相时延
PLL的初始特性包括用相同参考时钟驱动的两个PLL器件的两个压控振荡器(VCO)输出信号之间的相位滞后的分析。这样做是因为如果不同器件的Ref到RF的传播延时偏差很大而且不可预知的话,由此得出结论在相位控制应用中采用PLL器件实际上是受限制的。最简单的配置就是采用PLL和外置的VCXO。低频的PLL可以采用ADI的ADF4001,对于ADF4001,参考(R)和反馈(N)分频系数都设为1。这样实际上就意味着PLL可以用作时钟清除电路,这时PLL器件的一种常见应用,电路连接如图1所示。
图1 相时延电路设置
为了确保两个器件的参考计数器在尽可能多地相同时间里进行时钟控制,需要采用一种低噪声、短上升时间的方波。为了获得这样的方波,采用一种高频的分频器将984.04 MHz的正弦波经过16分频,输出一个61.44 MHz的高转换速率的方波。特别重要的一点是保证通过每个PLL的信号从分路器到各器件Refin引脚的传输距离应该完全相同。这样才能保证时钟脉冲以完全相同的时序对两个器件严格定时。更进一步的考虑就是确保两个PLL器件的计数器都在同一时刻复位。可以先将预设的内容写入PLL寄存器,然后同时将两器件的片选(CE)置成高电平以启动两颗芯片完成同时复位。这项功能也可以采用软件的计数器复位功能来实现。
为了保证测量的精度,采用了有源的示波器探头(P6243)和一个高频数字示波器(TDS3054)。这样,在很大程度上保持了方波的形状而且有助于两个波形之间的比较。在示波器上显示的波形示出了两个几乎完全相同的输出信号之间有60 ps的偏差。
