Cadence设计系统公司推出了UniversalVerificationComponents(UVCs)。它是可复用验证IP（VIP）的一个新产品,能将兼容性管理和多语言的灵活性与基于模拟的测试环境先进技术相集成。UVC能降低质量和进度延迟的风险,以及对特殊协议专业技术的要求。这使得设计公司能将精力集中在自己的核心商业价值上－设计差异化。全新的Cadence®验证组件IP包括一个独特的可执行验证计划（vPlan）,用以驱动验证过程的管理并自动检验协议的兼容性。
Cadence设计系统公司推出了Universal Verification Components(
UVCs)。它是可复用验证
IP（
VIP）的一个新产品,能将兼容性管理和多语言的灵活性与基于模拟的测试环境先进
技术相集成。UVC能降低质量和进度延迟的风险,以及对特殊协议专业技术的要求。这使得设计公司能将精力集中在自己的核心商业价值上－设计差异化。
全新的Cadence&
reg;验证组件IP包括一个独特的可执行验证计划（vPlan）,用以驱动验证过程的管理并自动检验协议的兼容性。此外,UVC是业界唯一的对IEEE支持的所有标准语言提供支持的VIP, 包括用于测试环境的SystemVerilog 和e,以及用于设计的SystemC、VHDL和ystemVerilog。
Cadence将推出客户最需要的用于协议的UVC,如ARM公司的AMBA
AHB和AXI、
PCI Express、以太网和
USB等。 UVC扩展了Cadence公司现有的测试环境验证IP技术组合。每一个UVC都针对协议规范经过预先验证,并基于Cadence被业界肯定的能实现“即插即用”的Plan-to-Closure 方法学。借助这种新一代的VIP,客户可以使用高度集成的设计方法学,极大地缩短设计周期,简化
模块、芯片和系统级验证环境的使用。凭借强大的技术组合、设计方法学和基于工艺自动化的性能,UVC提供一个可靠的多语言解决方案,使每一位设计师或验证师从中受益。
