Actel公司宣布推出ActelLibero™集成设计环境(IDE)的最新版本7.2,具备崭新功能,可提升基於Actel现场可编程门阵列(FPGA)设计的灵活性、效率和性能。LiberoIDE7.2具有强化的SmartGen、SmartTime和SmartPower工具,提供全新的知识产权(IP)核生成功能,以支持Actel的Fusion™可编程系统芯片(PSC)产品。LiberoIDE7.2还同时为ActelFusion、ProASIC3和RTAX-S系列产品的设计人员,提供增强的时序和功率分析功能。Actel应用解决方案
Actel公司宣布推出Actel Libero™ 集成设计环境 (
IDE) 的最新版本7.2,具备崭新功能,可提升基於Actel现场可编程门阵列 (FPGA) 设计的灵活性、效率和性能。Libero IDE 7.2 具有强化的SmartGen、SmartTime和SmartPower 工具,提供全新的知识产权 (
IP) 核生成功能,以支持Actel 的 Fusion™ 可编程系统芯片 (
PSC) 产品。Libero IDE 7.2还同时为Actel Fusion、
ProASIC3和 RTAX-S系列产品的设计人员,提供增强的时序和
功率分析功能。
Actel应用解决方案高级市务总监莊正一说：“随着越来越多的系统工程师转向FPGA,Libero IDE 7.2能让这些设计人员全面发挥 Fusion 平台的功能,而不论是否使用系统级芯片 (
SoC)、混合信号、分立或模拟设计环境。Actel的承诺是要为客户提供能提升设计人员效率和FPGA器件性能的工具,新推出的IDE具备崭新的SmartGen、SmartTime 和SmartPower功能,可以满足设计人员的设计需求之余,并同时降低成本和提高整个系统的可靠性。”
智能化工具辅助FPGA设计
针对众多常用的IP功能,SmartGen工具会为用户带来设计自动化特性,让设计人员为以Fusion 为基础的设计导入现有的IP核及创制新的IP核。新功能包括采样序列生成器、采样序列生成器配置电路和图形化锁相环 (
PLL) 配置器。此外,监控
模块变化和相互关联的状态管理功能现可将所获得的信息直接传递给Libero,让设计人员只需点击一下鼠标便可更新所有相关的模块。现在,SmartGen更支持直接更新用以配置模拟系统构件的非挥发性
内存,因此能减少或消除冗长的综合迭代过程。
Actel 的 SmartTime 时序分析工具提供基于业界标准的静态时序分析功能,包括 Synopsys 公司的设计约束
SDC,以及新的图形化约束界面,因此使到 ASIC 向混合信号 FPGA 的过渡更加容易。另一项新增功能是时钟源滞后分析,容许对具抖动的时钟定义约束条件,协助设计人员分析 FPGA 在其操作环境中的时序。SmartTime 也能对内部和外部生成的时钟进行异步信号的恢复和移除时序的正确性检查。
