DDR内存已成为系统DRAM的主要技术,而DDR系统的验证则是新的数字系统设计最具挑战性且费时的工作之一。逻辑分析仪是协助工程师验证这些系统的重要工具,但在成本与空间的限制下,逻辑分析仪探测技术变成了一个值得深思的问题。理想上,DDR的可测试性应成为最终设计的一部份,以利于在测试台进行系统的验证,因为在整个产品生命周期中的工程设计与委外代工都会增加成本。然而碍于逻辑分析仪探测点的电气负载与空间需求,这种作法直到今天仍
DDR
内存已成为系统DRAM的主要技术,而DDR系统的验证则是新的数字系统设计最具挑战性且费时的工作之一。逻辑分析仪是协助工程师验证这些系统的重要工具,但在成本与空间的限制下,逻辑分析仪探测技术变成了一个值得深思的问题。
理想上,DDR的可测试性应成为最终设计的一部份,以利于在测试台进行系统的验证,因为在整个产品生命周期中的工程设计与委外代工都会增加成本。然而碍于逻辑分析仪探测点的电气负载与空间需求,这种作法直到今天仍不可行。新的免接头式逻辑分析仪探测技术使DDR可测试性得以结合到产品的最初与最终阶段,对成本、电路板空间或信号完整性的影响十分有限。
免接头式探测技术
最近,一些逻辑分析仪厂商推出了一种新的"免接头式"（
Connector-Less）测试探棒,它们采用压缩互连（compression interconnect）技术,省去了在目标上使用接头的不便。取代接头的是置于代测电路板上的小着陆焊垫（landing pads）,测试探棒的电气互连会被压缩到这些焊垫上,以构成电气接点。拿掉占面积的接头,意谓着结合逻辑分析仪可测试性只需要用到最小的空间。此外,不使用接头也能减少测试探棒的总负载。较低的测试探棒电气负载（&
lt; 0.7 pF）,表示当连接测试探棒时,信号不会受到电气的干扰。而且,由于代测电路板上面并未留有接头,所以在未连接测试探棒时,只剩下着陆焊垫,而这些焊垫的负载非常的小（~80fF）。现在,将逻辑分析仪的测试点放入最终的生产设计中已是实际可行的作法。
DDR系统
DDR内存最常见的一种实作方式,就是使用插座式的DIMM或
SO-DIMM。工程师将多个184接脚的DIMM并排放置,并且共享内存总线来提高储存容量。这种实作方式具备了弹性扩充的好处,因而广泛应用于计算机系统中。此种实作方式看似简单,实际上系统工程师必须解决许多问题与限制。
第一个问题是空间。电路板的空间是有限的,因此内存系统的实作应尽可能占用较小的空间。
第二个重要的限制是成本。成本的主要影响在于必须减少代测电路板上的层数。许多DDR系统都是在4层
PCB板上实作,而它们只有2个信号层。虽然DDR插座是针对这类路由来做脚位安排,但要容纳DDR系统也需要的各种电路其实是一大挑战。
信号完整性是工程师必须面对的另一个问题。少量的信号与高资料速率,使DDR系统的实作变得非常困难。再加上只有2个路由层及系统必须尽可能缩小的额外限制,造成设计超出边限的情况将会持续出现。
最后但很重要的一个问题就是可测试性。工程师在面对以上所有的限制之后,系统中通常已经没有太大的空间可以结合可测试性了,然而可测试性却是产品验证与快速上市的关键。更糟的是,在产品生命周期中经常会变更设计或进行昂贵的工程。当产品在生产过程中有所变更时,必须有一个快速而可靠的方法来验证这些变更是否改变了设计的原始功能。基于电气负载与空间/路由的需求,直到今天仍无法在生产设计中加入可测试性。现在,免接头式逻辑分析仪探测技术让一切都改观了。
使用免接头式探测技术来执行DDR验证
免接头式逻辑分析仪测试探棒非常适合用于DDR系统的除错,主要的理由包括占位面积小、连接时的负载低、不连接时的负载几乎微不足道、以及flow-through routing（布线穿透）能力。为说明这类探测技术的能力与多元性,当配备如安捷伦科技的Soft Touch等免接头式测试探棒时,可以考虑以下的内存系统。
下图是一个使用4插座、184接脚DIMM的DDR系统之布局范例。这个系统利用位于终端之间的免接头式测试探棒（
mid-
bus探测）来作2个阻抗匹配。这个图显示了所有2x信号（资料
