在过去4年里,从事市场研究的Dataquest公司已开始发布关于EDA市场中该公司全球EDA首席分析师Gary Smith所称的电子系统级分市场的报告。该市场的产品旨在使工程师能够以比RTL（寄存器传输级）更高的抽象级来描述电子产品设计,而RTL是逻辑综合被采用以来硬件设计的传统起点。虽然很多EDA公司已经为该市场推出了产品,但收入增长明显不如预期,并且主要技术潮流一直未得到发展。设计复杂性的不断提高和65 纳米半导体制造工艺的采用,使解决系统设计问题变得更加势在必行了。

传统方法
大多数EDA公司处理复杂性问题的方式都是假设 ：只要可以利用熟悉的工具,那么设计工程师就会自然地成为系统设计师。因此,该行业正在目睹人们从事三项不同的重要工作,目的是通过提供能在更高的抽象级描述概念的结构,把 RTL 级使用的基于语言的设计扩展到系统级。每项工作都使用一种现有语言作为起点——即 Verilog语言、VHDL语言、C语言。
推广全球标准的Accellera 机构,利用会员公司的贡献扩展了 Verilog 语言,以便创建 SystemVerilog语言——它是 Verilog语言的一个合适的超集,增加了很多行为结构。由于 Verilog 是使用最广泛的 RTL 设计语言,因此该机构断定,对它进行扩展,可以把重新培训工程师的需要减少到最低程度,并为行业节约相当多的费用。
IEEE 出于同样的目的,在计算机协会设计自动化标准委员会 (Computer Society DASC) 内部开始了一项扩展 VHDL的工作。VHDL 基础语言已经提供了Verilog 的大多数附加行为结构,据该委员会说,这可简化向该语言新版本的过渡。然而,这项工作进展缓慢,并有失去市场机会的风险。
另一项基于 C语言（更准确地说是 C++）的重要工作造就了 SystemC,而SystemC由 OSCI (Open SystemC Initiative) 财团推广,并已被许多公司所采用。这种方法的拥护者认为,由于大多数工程师都在大学学过使用 C语言来完成课堂作业,所以基于 C语言 的工具就不需要大量的重新培训。
虽然这三种方法的技术细节各不相同（参考文献 1）,但每种方法都有相同的前提：在 RTL 级做设计的工程师也将能在系统级做设计。但是,不论是在EDA行业 还是在其它行业,即使是对产品开发历史的肤浅调查,都会对该假设提出质疑。在电子行业,设计工程师们不参与最初的产品规范,既不制订功能要求,也不确定项目指导方针和市场定位因素。这些任务由营销、财务、系统工程专业人员来承担。这些专业人员一般都不熟悉硬件描述语言。由于没有别的资料可供使用,他们都利用以自然语言和各种图片编写的文件来描述系统。对于他们而言,使用 SystemVerilog 或 VHDL（这两种带有大量硬件实现语义）或 C++语言（带有结构化编程构成）,就像使用一种为系统级设计而编写的新语言一样困难。
Cadence公司、Mentor公司和Synopsys公司——三家主要的 EDA 公司——既支持 SystemC ,又支持 SystemVerilog,不过侧重点各不相同。Cadence 公司在 SystemC 推广方面更积极,而 Synopsys