低功率IC设计面临艰巨的测试挑战
对于所有的主流应用设备,从电池供电的个人设备到有多个处理器的服务器设备,其功率都是非常宝贵的。而对设计师而言,功率管理指的是控制待机模式时的电能泄漏,以及在为了达成目标功能而使多个晶体管一齐开关时的动态功耗。设计师通过多电压供电设计、并尽可能采用更低电压值等技术来解决因采用更先进的纳米技术时所伴随的漏电流增加的问题。这样,设计师团队就必须解决随之而来的由于越来越多非功能部件(如电平转换单元)的使用而引起的测试问题。
为了控制动态功耗,设计师可以使用时钟门控方法关闭不必要的寄存器,并把需要同时开关的晶体管数量减到最小。但时钟门控方法会显著增加故障隔离和故障可观察性的复杂程度,而向低功率设计发展的必然趋势将进一步提高测试方面的这种挑战性。虽然在典型的设计中受时钟门控制的寄存器数量可能在30%以下,但在低功率设计中受时钟门控制的寄存器百分比很容易就超过85%,而且设计师很可能将该百分比提得更高。
同时,低功率运行还会引入新的器件缺陷类型。特别是,复杂电路会面临来自与时延相关的低功率模式失效方面的更高风险。专门针对低功率做过优化的设计的噪声余量会更小,这是因为时钟不确定性的增加以及平均余量的降低所共同造成的。结果,设计团队现在发现：能够通过高电压测试模式、但在低功率工作模式却出错的多模式时序路径出现机率更大。
测试方面的挑战
低功率设计的测试挑战变得更加艰巨。由于对时延问题更敏感,低功率器件面临更大的测试逃逸风险,特别是在不做时延测试或时延测试没有得到优化的情况下。对于设计团队来说,特别是随着设计的升级、节点数量的增加、电压的降低,以及为了确保足够的覆盖率而导致测试模式数量的增加,他们在降低功率方面面临着更大的挑战。另外,器件在测试期间的工作方式完成不同于它们在实际应用环境中的正常工作方式。许多情况下,实际的制造性测试会比系统正常工作时消耗更多的功率。例如,扫描所有寄存器并为器件提供连续时钟的测试方式在测试时消耗的功率肯定比正常工作时要高。可测性设计(DFT)工具流程需要预测这种潜在性的问题。
因此,工程师需要在设计过程中尽早理解下游的测试策略,特别是针对低功率的测试策略。一项设计可以在设计过程中针对低功率得到功能优化,但结果对测试来说可能并不是一个低功率的解决方案。例如,一个系统级芯片设计针对低功率作了优化,并打算采用很少考虑了散热问题的廉价封装。然而在测试时,全转换(full-toggle)扫描模式消耗的功率可能达到正常工作的数倍。此时测试中的器件将发生严重的散热问题,因而需要采用不同的封装或更昂贵的测试硬件才能解决。如果电源栅在设计时没有考虑到这种测试条件,测试时要求的异常功率还会导致Vdd下降,从而在测试时发生虚假失效。如果在设计过程早期就考虑这些问题,工程师团队就能全面了解情况,从而作出正确选择,即要么降低器件功率,要么接受这种结果。
图2：测试路径示意图。
低功率DFT的目的就是优化测试有效性,同时在测试大多数低功率测试芯片时避免使用昂贵的高速测试仪器。例如,联合运用旨在降低功耗的扫描链分段和可加快速度的结构(如采用PLL时钟的测试模式)就可以提供高性价比和更全面的测试解决方案。
