意法半导体（ST）针对系统芯片互连模型推出创新的片上网络技术
获得专利的“Spidergon”拓扑让系统芯片领导者在下一个系统芯片浪潮中拥有决定性的优势
意法半导体近日公布了一项创新的片上互连技术细节,这项技术是意法半导体为满足现在以及未来的系统芯片设计日益增长的需求而专门开发的。 这项叫做STNoC™ (ST 片上网络)的新技术以ST现有的片上通信技术为基础,并汲取了ST在片上网络技术（NoC）取得的最新的创新成果。 片上网络体系结构的问世对于降低下一代应用融合产品的系统芯片成本具有非常重要的意义,特别是片上网络技术将会在提高设计效率上发挥巨大的作用。 ST已经为其创新的互连拓扑提交了专利申请,这项叫做Spidergon的创新技术比其它的片上网络拓扑具有更高的性价比。
系统芯片上的知识产权模块之间的互连是系统芯片技术中最重要的问题,STNoC 正是为解决这一问题而开发设计的。通常情况下,这些模块包括一个或多个高性能处理器核心,以及复杂的专用知识产权模块,例如,音视频编解码器、各种连通知识产权模块 (USB、以太网接口、 ATA、DVB-H, HDMI 等)和存储器。虽然直到今天,这些模块之间互连还仍然沿用传统的开关电路总线,但业内人士广泛认为,未来的系统芯片含有几十个甚至数百个知识产权模块,片上集成的晶体管数量会超过10亿支,因此开发如此复杂的系统芯片需要一种全新的互连方法体系。
传统片上总线体系结构正在成为知识产权模块通信的瓶颈,这个问题有两方面的原因：首先,片上总线体系结构必须不断地进化才能与系统芯片的复杂性保持同步,这意味着每个知识产权模块的总线接口都必须经常修改,结果,这种方法会延长新的系统芯片器件的上市时间。第二个原因是,互连线的特性不像晶体管,也不会按照摩尔定律缩减尺寸,因为需要连接更多的片上功能,每一代新技术的互连线都会变得更加复杂,结果,芯片面积、片上通信速度和总体功耗等性价比因素越来越受控于总线。ST在片光纤通信技术上取得的研发成果居世界领先水平,从长远看,这些成果将会彻底解决这一问题。从中期看,新的片内互连技术必需继续改进性能、价格和功耗,以满足消费者的要求。
业内专家普遍认为片上网络技术是解决这一问题的最佳解决方案。从本质上说,片上网络（NoC）技术取代传统开关电路采用的是分组模式,这种通信方法整合了一个类似于简化版网络模型的分层协议栈。在这种情况下,只要从一个单元库中选择经过验证的IP模块,如处理器核心、高速缓存、输入输出接口,以及其它的特殊IP模块,如音视频编解码器,然后将其增添到系统芯片设计内,这样,这些模块就能通过功耗和芯片面积很小的高速分组通信协议相互连通。
ST专有的 “Spidergon”拓扑为未来的系统芯片器件提供了最佳的性价比 ,在Spidergon拓扑中,所有的IP模块都排列成环状,每个模块都顺时针和逆时针连接相邻的模块,像一个简易的多角形环状 拓扑结构。此外,每个IP模块还直接连接网络中的对角模块,这种连接方式允许路由算法最大限度地减少数据包在到达目的地前必须穿越的节点数量。这种拓扑的一个特别重要的优点是,功能示意图（左侧图示是一个16个节点的网络图）相当于一个互连线只在一个点交叉的简易平面示意图（如右图所示）,这个优点十分有利于将理论方法转化成性价比最大化的实际解决方案。
