用可编程的扭斜控制来解决时钟网络问题的方法
时钟网络管理问题
提高同步设计的整体性能的关键是提高时钟网络的频率。然而,诸如时序裕量、信号完整性、相关时钟边沿的同步等因素极大地增加了时钟网络设计的复杂度。传统上,时钟网络的设计采用了简单的元件,诸如扇出缓冲器、时钟发生器、延时线、零延时缓冲器和频率合成器。由于PCB走线长度不等而引起的时序误差,采用蜿蜒走线设计的走线长度匹配方法来处理。走线阻抗与输出驱动阻抗的不匹配经常通过反复试验选择串联电阻来消除。多种信号的标准使得时钟边沿的同步更加复杂。至今,这三种挑战会经常遇到,并且鲜有理想的解决方案。以下描述了这些挑战的一些情况。
提高时钟频率导致时序裕量的减少
提高时钟频率减少了将数据从一个器件传送到另一个器件的可用时间。在提高工作频率（通常>66MHz）时,那些时钟网络的设计需要仔细考虑时序参数,诸如器件的建立和保持时间、信号在电路板走线上的传播时间、在同一个时钟网络中器件的时钟时序的差异等等。如果违反了时序裕量规则,电路板将不能再按设计的要求可靠地工作。
以下是一些过去使用的处理这些时序问题的方法：
Ø 蜿蜒的走线来匹配时钟走线长度
Ø 采用具有最小输出-输出扭斜的扇出缓冲器
Ø 采用零延时缓冲器来提前/延时时钟边沿或者补偿包括那些扇出缓冲器的不同的延时
由于阻抗不匹配导致信号完整性的下降
随着时钟边沿速度的提高,其谐波频率延伸到GHz的范围。这意味着任何长度超过两厘米的走线必须被看作一根发射线。由于扇出驱动器和时钟走线以及时钟走线和接收器件之间的阻抗不匹配引起的信号反射使得时钟信号变得扭斜,从而导致接收数据的错误,增加了电磁干扰、串扰等。器件至器件的输出阻抗的变化以及由于输出电压引起的阻抗变化（2.5V的输出阻抗高于3.3V的输出阻抗）使得阻抗匹配问题进一步复杂化。
以下是一些用来改善时钟信号完整性的方法：
Ø 用电阻与扇出驱动器串联来匹配走线阻抗
Ø 在输入到地之间或者输入之间使用终端电阻
Ø 用扇出缓冲器来驱动到每个接收器件的各自的时钟信号
多种信号标准增加了层次结构的层数
时钟的信号标准取决于接收器件或者时钟域。例如,DDR存储器要求SSTL2-差分标准的时钟信号,但是支持LVCMOS标准的时钟发生器电路可能产生所需的主时钟频率。由标准转换器导致的时钟网络层次数目的增加经常使得满足所需时序规范的过程复杂化。
以下是一些用来接口不同的逻辑标准的方法
Ø 采用专门的转换器来匹配时钟发生器和接收IC之间的信号接口
Ø 根据设计,终止没有用到的输出
Ø 采用专门的零延时缓冲器来同步具有不同信号接口的时钟边沿
时钟网设计的其它问题
Ø 减少电磁干扰、串扰等。
o 在负载输出端使用电容器来降低时钟的回转率
Ø 时钟抖动进一步减小了时序裕量
o 根据应用需要采用最小抖动（周期至周期、周期、相位等）特性的器件
o **联的PLL数目
莱迪思的在系统可编程时钟发生器器件中的ispClock5500系列以独特且便利的方式处理所有上述挑战,同时提供了高性能,减小了电路板面积,便于设计并且灵活地贯穿不同的时钟网络结构。
