在设计过程早期发现并解决问题

在电路和系统设计中,需要昂贵的验证周期这一点证明电子设计师和 EDA 供应商也都是不免要犯错的,所以最好使用能避免大多数错误的工具和方法。
EM>要 点
●  制造能力与工程生产率之间的差距继续在加大。
●  现在不存在标准的验证方法。
●  形式证明可减小设计师对功能验证的依赖性。
●  由于深亚微米加工存在许多电子物理学问题,电路验证的重要性正在增加。
设计验证需要每个设计小组花费大量的时间和资源。设计验证费用与设计的规模和设计所涉及学科的多样性成正比。要求软硬件协同设计或对于使用数字和模拟两种技术的设计,验证起来最为复杂。工艺技术的发展使工程师可以在外形尺寸递减的情况下使用更多的门电路。如今,一项普通的设计就要使用几百万个门,许多设计则使用几千万个门;最先进的工艺不久将在一块集成电路上制作 1 亿个门。
验证技术的发展落后于半导体制造能力,这是产生设计差距的重大因素。但这种困难并非刚刚出现。在将产品交付生产,并提供一套足够而又高效的测试程序之前验证一项设计的正确无误,会遇到种种问题,这些问题至少已经存在35 年了。制造能力与设计验证之间的差距逐步在扩大,因而,验证费用也随着设计复杂度的提高而逐步上升。设计验证的目的是保证设计正确无误,但按照设计所处的不同开发阶段,这一目的也具有不同的意义。正确无误就是指符合规范、设计规则、工业标准以及企业设计惯例。正确无误也意味着两种实现方法在不同抽象等级如 RTL（寄存器传送级）和门级上的等效性。
设计小组还必须保证软硬件接口协议的正确设计与实现。尽管上述所列问题给人印象深刻,但只是部分地描述了你必须测试与验证的可能的设计与实现问题。在 2003 年 9 月 8 日举行的 Synopsys 公司用户大会上,Synopsys 公司主席兼首席执行官 Aart de Geus 在主题演说中说,在所有新的IC和 ASIC 中,有 61% 需要至少一次反复。在这些器件中,由于功能逻辑错误引发的问题而出差错的占43%;只有 3% 的故障原因用现在的验证技术无法确认。但是,工程师们没有时间与资源去发现并改正所有的设计问题。设计验证对产品开发成本、开发周期以及开发难度的影响是很大的。
残缺的风景
显然,避免问题的发生比解决问题更有效,但很少有设计团队赞同这种观点。例如,VHDL 比 Verilog 更加健全而又定义更严格。使用 VHDL 的设计师可以自动地避免某些类型的错误,而 Verilog 的用户则必须通过验证才能发现这些错误,但是,大多数工程师却选择 Verilog,因为它更易于学习,仿真速度也快于 VHDL。诚然,较为简单的语言不支持设计师开发复杂的设计时所需要的更严格方法。这一局限性就是开发 SystemVerilog 和 Verilog 2005 软件的主要原因。
验证工程师不能依赖于一种广为接受的行业标准验证方法。验证工具的范围很宽,从软件开发语言,如C语言,到硬件描述语言,如VHDL语言,再到专用测试语言,如 Synopsys 公司的 OpenVera 和 Verisity 公司的“e”语言,不一而足。这一领域处于不断变化之中,工具的不稳定性直接影响着可反复使用的模块和操作规程的开发。这一问题在做体系结构级的抽取时最为严重,而进行这一抽取级时,避免错误或者至少发现并消除错误,对提高利润率大有裨益。
NEC电子公司技术基础开发部总经理Kazu Yamada认为,验证包括系统验证、逻辑验证和时序验证三个主要阶段。他坚持认为,在大多数单片系统设计验证中,最关键的领域是系统验证。由于 NEC 没能找到一个满意的商业化方案来解决这一问题,因此它开发了自己的高级设计环境,以便为其设计师和客户改进系统验证。虽然有些方法,如 NEC 公司的方法,可以缩短设计时间,降低开发成本,但它们远不是最佳的。他们使用的工具仍然存在问题。许多年来,EDA 供应商的销售部门业已