功率智能工具替代时钟树合成
功率智能工具替代时钟树合成
新兴的EDA公司 Azuro Inc希望帮助ASIC（专用集成电路）设计者们获得更好的方法来节约IC的功耗,并最大限度延长无线应用IC的运行时间。为了这个目的,该公司最近公布了PowerCentric EDA 工具,一种可以替代时钟树合成的功率智能工具,公司声称用此方法可以节约10％~20％的功耗。
该公司首席执行官Pual Cunningham指出,在当今的ASIC设计流程中,设计者们在逻辑合成阶段主要关心时钟选通,而在物理优化和布局后的时钟树合成阶段主要关注时钟缓冲。“在你进入时钟树合成阶段之前,你不能量化时钟选通对时序和功耗的影响。”Cunningham说,“这是一个即插即祷（plug-and-pray）的方法,你单凭可感觉到的经验把东西扔进去,然后期待在后端得到最好的结果。”他指出,大多数情况是使用者不得不反复进行时钟树合成,直到得到在性能、面积、功耗各方面可以接受的结果。“由于有太多的变动因素,手动处理是不可能的。”
对于那些习惯于时钟树合成的设计者,这项技术允许他们在设计中间进行时钟选通和时钟缓冲的合成。在Azuro 的流程中,使用者输入已经布局的门级网表、DEF/PDEF、SDC、lib以及LEF文件到PowerCentric。该工具也接受手动或工具生成的时钟。此工具的门选通合成（Gated Synthesis）引擎读取布局的门级网表,而不是RTL（寄存器转移级）代码。“我们可以直接看到门级网表的电路图,而不是RTL,”Cunningham说,“由此,我们可以提取出3倍的潜在选通机会,从而优化设计。”
一旦工具发现了贯穿整个芯片设计的选通机会,它就会用iCTS （智能时钟树合成）引擎来评估贯穿整个设计的机会和平衡因素,诸如增加的缓冲和群集产生的额外开销以及它们对性能和面积的影响等。iCTS利用了非矢量的SASm 静态电路估算技术,它可以不通过详尽的精细仿真来给出电路的现场平均活跃性。PowerCentric 的iCTS 引擎可以产生优化的时钟树,完成缓冲插入、布局、尺寸优化以及时钟门的布局、尺寸优化等。该工具会移除、调整尺寸或替换输入设计中任何非保护的缓冲或时钟门。该工具在64位的系统上1小时可以完成100000个优化实例。
