真实产品验证IC封装系统联合设计的价值如何将工程知识与IC-OSAT-OEM公司融为一体直到最近,电子系统的设计流程还是传统模式：在整个设计进程中,不同的工程组（硅芯片、IC封装和印刷电路板的设计者）相对隔绝的环境中按部就班地工作。然而,对于当今的高级系统来说,为了确保目标产品在无需付出不必要的开发成本前提下,以尽可能低的生产成本赢得市场的青睐,平行的设计工作势在必行。请考量以下例子：近来某客户在其项目中引入系统级封
真实产品验证
IC封装系统联合设计的价值
如何将工程知识与 IC-OSAT-OEM公司融为一体
直到最近,
电子系统的设计流程还是传统模式：在整个设计进程中,不同的工程组（硅芯片、IC 封装和印刷电路板的设计者）相对隔绝的环境中按部就班地工作。然而,对于当今的高级系统来说,为了确保目标产品在无需付出不必要的开发成本前提下,以尽可能低的生产成本赢得市场的青睐,平行的设计工作势在必行。
请考量以下例子：近来某客户在其项目中引入系统级封装 (
SiP) 联合设计,最终由于将其网络母板纳入到封装解决方案中,使得原本复杂的工作简单了许多。此举使该客户的母板从 18 层减少到 12 层,因而每片母板节省了 200 美元的制造成本。（由于本文将引述有关实际产品的工程设计细节,出于显而易见的所有权原因,我们不会明示制造商和产品的名称。）
堆叠管芯还是封装？
今天在 2.5G 蜂窝式
手机、个人数字助理以及其他应用领域中对堆叠逻辑电路及
内存管芯的加速需求,恰恰说明了早期三向设计协作的重要性,而堆叠式芯片级封装 (S-
SCP) 恰恰满足了这种需求。由于堆叠管芯的应用才刚刚起步,并有可能从 3、4 个活动管芯增加到 5 个或更多活动管芯,因此还有一些对堆叠管芯封装的限制有待堆叠封装解决（例如,使用超薄 CSP,如图 1 所示）。对于某些应用,尤其是堆叠方法使电路及内存的组合愈加多样化时,堆叠管芯解决方案可能会受管芯的采购
供应（
多种管芯源）、管芯成本更佳控制要求或产出及质量要求,包括产出问题较少时使用"知名优良管芯"要求的种种限制。
图 1. 今天,通过应用产品管芯堆叠技术,3-D 封装得以加速,从而：a) 具有三种或更多活动管芯的能力,其优势是显而易见的 b) 对于管芯成本高或管芯产出低的应用情况,提供封装堆叠技术的备选方案。
要求更改硅芯片
有时,封装解决方案要求更改硅芯片设计或处理技术,从而改善总体生产成本。让我们看看这是怎样实现的：IC 生产商对封装选项进行大量分析后,认为高速数字应用的最佳封装解决方案是将 7 毫米乘 7 毫米的硅管芯置入倒装芯片封装。计算出的更改涉及将硅芯片的尺寸增加 18%,并将管芯凸点间距由 150 微米增加到 185 微米,以便在基板上为导孔保留足够的空间。管芯下的附加导孔有助于减少布线限制,并消除在基板上使用两个布线层的需要。附加的硅面积允许增加解耦
电容,以减少高速数字交换过程中的同步切换噪音及电压波动。
尽管增加了硅芯片的面积,但凭借其优于原设想的最终使用系统性能,这些改变为 IC 制造商带来了更低的整体生产成本。硅芯片面积的增加使得在成本低廉的封装基板上应用更大凸点间距成为可能,从而在不改变封装形式要素的同时为每块芯片节省 20 美元的生产成本。Road mapping fab 功能
通常,传统的经验告诉我们,封装越小成本越低。例如,在一个示例中,对于其中提及的由四个 180 纳米硅芯片技术 IC、四个电容和八个
电阻构成的通信芯片组,随球间距和球尺寸的变化,塑料球栅阵列封装 (
PBGA) 的尺寸由 35 毫米乘 35 毫米（无管芯堆叠）、27 毫
