复杂的多核心ARM集成设计面临的挑战和提出的解决方案最近,英国Ascot的Agere系统公司ASIC设计中心从一个重要客户处收到一份富有挑战性的简报：将8个ARM966E-Sr1p0处理器子系统集成到单芯片上。尽管这项任务很复杂,但是仅花了11个月就完成了4M-gate5Mbit的设计。目前,芯片已投入生产,并作为首次推出的基础设施的一部分,于2002年在欧洲首次使用。整个芯片是第三方和Agere设计经验的合作成果,Agere负责提供ARM子系统设计经验和芯片集成
复杂的多核心ARM集成设计面临的挑战和提出的解决方案最近,英国Ascot的Agere系统公司 ASIC设计中心从一个重要客户处收到一份富有挑战性的简报：将8个 ARM966E-S r1p0 处理器子系统集成到单芯片上。
尽管这项任务很复杂,但是仅花了
11个月就完成了4M-gate 5Mbit 的设计。目前,芯片已投入生产,并作为首次推出的基础设施的一部分,于
2002年在欧洲首次使用。整个芯片是第三方和Agere设计经验的合作成果,Agere负责提供ARM子系统设计经验和芯片集成知识,而第三方提供特定用途知识产权。
本文不仅概括了小组在开发设计过程中遇到的挑战,还提供了对所采用的解决方案的深刻见解。使用的技术有Agere的0.16um 6
LM(金属层) 1.5V/3.3V处理,且连线到
456PBGAM数据包,以及Agere的内部EDA工具集、用于合成的Synopsys的设计编译器、用于静态时序分析的Primetime、用于测试插入和矢量生成的DC-XP/Tetramax和用于功耗分析的Primepower。小组使用了Avanti Apollo/Saturn 的布局规划和时钟树综合(CTS)技术、Mentor Graphics的Modelsim
RTL仿真技术和
Cadence的NCVerilog 功能门仿真技术。 Celerity是用于Sp
ice仿真的解决方案,而AssuraSI是用于信号集成分析的解决方案。
ARM966E-S子系统
本设计是分等级的,它将ARM966E-S子系统排在最低级别。子系统的结构如图所示。
每个ARM966E-S子系统在每段设计里可使用2次,并同时添加第三方
IP。而该段在设计中被复制4次。在层次的上一级也包括了第三方IP,最后,包括Agere所有的
IO和测试结构。该结构在图2中有说明。使用该设计结构,Agere提出了
SoC设计,即当设备中的最低核心电压是1.32V,接合温度达到
125摄氏度,且使用最慢处理特性时,这种设计最少能容纳1280
MIPS,是基于每个ARM966E-S核心160 MIPS的一种测量方法。在这些条件下,限制MIP数目的因素不是ARM966E-S核心（在这种技术下能达到200MIPs）,而是指令/数据紧密耦合
内存(
TCM)的大小和形状,以及AMBA 高速总线 (
AHB)的物理长度。在Agere的最新技术(0.13um)里,已获得不止两倍的性能,同时使用AMBA 3.0 AXI协议,克服了AHB的局限性。
子系统设计工艺基础是Agere的 "AHB Supercore macrocell"。 Agere利用子系统的开发经验,使Supercore满足了SoC设计的要求。这就要求更改TCM配置,包括将部分数据TCM内存映射变为双口RAM。而且,增加了一个双向的外部存储接口(
EMI) 和一个定制的矢量中断控制器(VIC)。
