边界扫描测试技术
最近出现的系统级接口器件,为设计人员把用于制造测试的边界扫描测试从板级扩展到系统级提供了灵活条件。
扩展到系统级的基础结构是提供单点接入到多扫描链,以支持隔离的诊断能力。这可以用于CPLD和FPGA系统内配置的最佳化,以及编程闪存时,存储器读/写周期的最佳化。
它也支持板到板内连测试（用于背投内连失效诊断）到端口连接器引脚级。另一个优点是在产品装运前提供系统测试,这包括固件检验和简化固件更新。
扩展边界扫描到系统级提供执行嵌入式测试结构（即器件级BIST）的基础结构,这可在EPGA、ASIC和SoC中实现。
另外,它提供单点接入能力来支持环境重点测试和精确的引脚级诊断。
拓扑结构
选择边界扫描系统结构对于路由TAP测试接入端口,是重要的,并将确定选择哪些系统级器件。有三种订的TAP路由方式：ring（环状）star（星状）multi-drop（多分接）
当然,多分接方式是最广泛用于可靠系统控制的。在这种方式中,5个主要的IEEE1149.1测试接入信号（TCK,TMS,TDI,TDD,TEST）并联连接到系统配置的所有背投槽中。
多分接配置中的每个槽都有一个专门的地址,槽地址多达64/128个专门地址,通常,这些地址在背投中用硬线连接（见图1）
通过部体扫描链的TDI信号线,广播每个板的专门背投地址来接入系统中的每块板。对应于广播地址的置于槽中的板,将唤醒并允许接入到本地扫描链,这如同用系统器件接入协议进行选择哪样。
支持器件
对边界扫描系统级测试能力的需求增加,促进开发各种支持器件,如3和4端口网关,扫描通路线路和多扫描端口。
根据设计结构要求,可得到封装类型、大小和工作电压不同的器件。一些供应商也提供象IP那样的器件功能,可用CPLD、FPGA或ASIC器件嵌入IP。
这些器件的重要功能是提供从主边界扫描总线到特定本地扫描链（LSL）的接入,这如同系统级器件协议选择那样。扫描链中是单独选择就是任意组合中的菊花链,这为测试分配提供了灵活性（见图2）。
这对于支持闪存器件系统内编程而分配板设计是有用的。在这些环境下,在板上围绕边界扫描移位的向量数应该保持绝对最少,以使闪存编程周期时间最佳。
闪存编程
理想情况,对于闪存而言,具有对闪存地址、数据和控制信号网直接接入的边界扫描器件可放置在单个LSC上。此LSC只在闪存编程相被选择。换句话说,为执行板级内连测试选择所有LXD或为执行功能逻辑组测试,可选择专门的LSC。在此,假设用外部边界扫描控制器驱动测试图形或向量,通过总体扫描链基础结构到各个板。
