FPGA到高速DRAM的接口设计
FPGA做为系统的核心元件正在更多的用于网络、通信、存储和高性能计算应用中,在这些应用中都需要复杂的数据处理。
所以,现在FPGA支持高速、外部存储器接口是必须遵循的。现在的FPGA具有直接接口各种高速存储器件的专门特性。本文集中描述高速DRAM到FPGA的接口设计。
设计高速外部存储器接口不是一件简单的任务。例如,同步DRAM已发展成高性能、高密度存储器并正在用于主机中。最新的DRAM存储器—DDR SDRAM,DDR2和RLDRAM II支持频率范围达到133MHz（260Mbits/s）_400MHz（800Mbits/s）。
因此,设计人员往往会遇到下列问题：DQ—DQS相位管理、严格的定时限制、信号完整性问题和同步开关转换输出（SSO）噪声。另外一些板设计问题会延长设计周期或强迫接受降低性能。
DQ—DQS相位关系管理
DDR SDRAM靠数据选通信号（DQS）达到高速工作。DQS是用于DQ线上选通数据的非连续运行来保证它们彼此跟踪温度和电压变化。DDR SDRAM 用片上锁延迟环（DLL）输出相对于相应DQ的DQS。
DQ和DQS信号间的相位关系对于DDR SDRAM和DDR2接口是重要的。当写DRAM时,FPGA中的存储器控制器必须产生一个DQS信号,此信号是中心对准在DQ数据信号中。在读存储器时,进入FPGA的DQS是相对于DQ信号的沿对准（图1）。
在接收DQS信号时,存储器控制器必须相移DQS信号使其与DQ信号对准。电路板引起的DQS和DQ之间的偏移,控制器中合成数据有效视窗和控制器输入寄存器中取样视窗要求决定必须延迟的DQS时间量。
这是DRAM控制器设计中最需要解决的问题之一。存储器接口设计人员可采用下列技术对准DQS到数据有效视窗中心：板迹线DQS延迟,片上迹线DQS延迟,片上DLL或锁相环（PLL）。
DQS板迹线延迟
这是对准DQS和相关DQ信号的传统方法。但此技术基于如下原因证明在复杂系统中存在性能障碍并且是无效的：
·以400Mbit/s为例,DQS相对于DQ额定延迟是1.25ns（假定DQS信号与DQ信号中心对准所需的相移是90°）。实现此延迟必须增加大约7_8英寸迹线长度到DQS线（根据50Ω特性阻抗的FR4片状微带大约160ps/in延迟）。若需要额外的信号布置,这不仅仅是复杂的板布置,而且会导致增加板成本。这对于与DIMM接口是特别确切的,由于路由每个DQS信号所需的另外长度是困难的。
·所需的延迟和所引起的迹线长度必须精确地预先确定。这锁定接口到专门频率,使设计人员灵活性很少。接口频率的任何变化将需要重新布置电路板。
·增加迹线长度也会导致DQS线上较高的损耗。因此,这会连累上升和下降时间,限制了最高可达到的频率。
片上迟迟元件
此方法是用串联连接的延迟元件实现预先确定的延迟。延迟和实现延迟所需的相应延迟元件数必须根据工作频率和每个频率合适的元件数进行计算。设计人员可以用不同的设计技术,采用粗和细延迟结合起来进一步精确调节到所希望的值。然而,延迟元件对工艺、电压、温度（PVT）参量是固有敏感的,可高达±40%。这些延迟变量降低了控制器的有效取样视窗,并不能用频率标定。因此,这种方法的局限性使它仅在较低频率（133MHz和以下频率）是有用的。
