硅基板的UV增强型氮氧化工艺
摘要
本文将介绍一种新型的UV增强型技术在硅上制作氮氧化硅层的方法。用这种方法在硅基板上形成的复合氮氧化硅栅层叠介质层不但可以同样实现低EOT,而且性能上有很大的提高。
简介
随着MOSFET沟道长度的缩短,为了继续保持能被接受的短沟效应和增大漏极电流,必须减小栅极介电层厚度。妨碍SiO2薄层按比例缩小的主要障碍来自于直接隧道效应引起的大规模漏电流。为了提高MOS管性能和可靠性可以采用氧化/氮化硅复合层。ITRS线路图预测应用于未来技术世代的绝缘层厚度低于20Å,但如果SiO2/Si3N4结构等效氧化硅层的厚度（EOT）降低到这个程度时,需要开始考虑采用高介电常数（K）的绝缘材料,如Ta2O5
或 ZrO2。使用Ta2O5介电层线宽为0.1µm的晶体管已经见于报道。之前使用15Å厚EOT的ZrO2作为介电层的晶体管也已有报道。
大部分高K材料可以被分为两大类。(a)同Si结合稳定的材料,如ZrO2(K=25),HfO2(K=30),
Al2O3(K=11.6), Y2O3(K=14), La2O3
(K=20.8)和 Zr、Hf的硅酸盐 (K=11)。(b)与Si在一起热稳定性不好的材料,如TiO2(K=40-80),
Ta2O5(K=26), SrTiO3(K=150)。使用后一类材料需要加一层薄的阻挡层防止界面上的反应发生和互相扩散。制作高K栅层叠的关键点在于：小EOT,低漏电流,高K介电层与Si之间高质量的界面层,热稳定和栅电极。我们将从高K介电材料的退火和界面层的形成两方面分别讨论这些要素的影响。
很多新的工艺都可以用来形成高K介电层,如物理气相沉积、化学气相沉积和原子层沉积。研究表明热退火大概可以消除金属氧化物层中的空位或其它缺陷,这对于减少穿透薄膜的漏电很有帮助。高K栅层叠工艺的一个问题是在生长起始阶段或者沉积工艺的最后阶段会在界面出现有害的“低K”材料。在传统的CMOS工艺流程中由于高热预算制程步骤的存在,高K介电材料的热稳定性对于材料的使用来说也是非常重要的性质。很多研究表明沉积后通过快速热制程（RTP）技术对薄膜进行退火对于决定最终高K材料的性能具有很大作用[1,2]。
对于大部分的高K介电层来说,与Si的界面结合情况对介电层的电学性能起决定性作用。即便是在完全消除了界面不良反应的理想情况下,还会形成一系列的不同介电常数的串联电容结构,其中最低K层会造成有效电容下降并且提高了EOT的最低可获厚度值。各研究机构已经发表了相当多的制作超薄介电层的方法,但越来越多的注意力被投向具有低热预算的RTP技术。在适当环境下使用RTP技术已经被证明可以非常有效地制作出高K介电材料与硅之间良好的界面层[1,2]。
在相似的有效介电层厚度情况下,氮氧化硅薄膜比传统的氧化硅层更适合做栅介电层,其可靠性更高,包括其击穿电场较高,击穿时间（TBD）更长,栅极漏电得到改善,热载流子退化更小。在栅介电层掺入氮（N）还可以用来在双栅C
