为实现高性能选择正确的SRAM架构
按惯例,设计人员总把SRAM 作为其最基本的形式,即单端口、单时钟域器件。在需要更高性能时,设计人员通常会选择更高的时钟频率和更宽的总线。尽管这样可以显著提高 SRAM 性能,但却并不是唯一的方法。我们也可以开发用于先进通信系统的存储器,这就将工作重点转向了带宽,而不是时钟频率。
存储器带宽的定义为：给定时间内可通过器件访问的数据量。通常单位为Mbps乃至极高性能存储器的Gbps。带宽的主要组成部分为 I/O 速度、接入端口宽度以及存储器可用的接入端口数量。
用以下简单的方程式可计算出带宽：
带宽=I/O速度×接入端口宽度×接入端口号
例如,运行在 133MHz 上且总线位宽度为 18 位的标准同步 SRAM 的带宽为 2.4 Gbps：
带宽 = 133MHz×18 位×1 端口
= 2394 Mbps = 2.4 Gbps
显然,接入端口带宽和独立接入端口数在决定 SRAM 性能时与时钟频率同样重要。
I/O 速度
简单地说,标准同步 SRAM 的 I/O 速度就相当于时钟频率。但是,双数据速率 (DDR) 时钟方案推向市场之后,许多高性能器件的 I/O 速度均为时钟频率的两倍。
总线宽度
总线宽度的定义为构成总线接口大小的位数。对于给定的时钟频率,接口越宽,每次访问的数据量就越大。如果从支持总线宽度为 9 位的器件转而采用支持总线宽度为36 位的器件,那么在相同时钟频率下总带宽就会提高四倍。当然,根据所连接器件的总线宽度,SRAM的总线宽度受到市场中可用器件类型及其在系统中可用性的限制。
接入端口
按惯例,SRAM 具有单一接入端口,但目前已经出现了几种支持多个接入端口的 SRAM 存储器架构。这几种经过改变的器件具有专门的输入和输出总线,支持多个双向 I/O 总线以及实现独立时钟域的完全独立的 I/O 总线。
带有多个接入端口的器件能够同时访问(读取或写入)存储器阵列,因而可实现两倍乃至更高的总带宽。如果采用类似双端口 RAM 的器件,那么就能以两倍于单端口 SRAM 的速率访问数据。由于双端口可在两种不同时钟域内灵活操作,因此给系统带来的实际利益可能大大超出两倍速度的范畴。
系统需求决定着哪种类型的高性能存储器最适用于某一特定应用。以下将简要介绍一下各种基于 SRAM 的存储器,它们可提高系统带宽和性能。
器件类型(相对带宽)
SRAM (1X)
标准同步 SRAM 是最简单的器件,可将它作为比较带宽的基准。同步 SRAM 具有到存储器阵列的单一接入端口,它是一个常用的双向 I/O 总线。在一个给定的时钟周期内可进行读取或写入操作,但二者不能同时进行。同步 SRAM 通常有两种操作模式：流通式(flow-through) 或管线式 (pipelined)。管线式器件的输出进入寄存器,而流通式器件的输出不进入寄存器。输出通道中的寄存器使管线式器件可实现比流通式器件更高的时钟频率,但会造成延迟。延迟是指从存储器读取数据到其可从输出访问的延迟(通常以时钟周期数测量)。通常,网络系统需要高带宽或数据吞吐量,为增加管线式器件的吞吐量可牺牲初始延迟。由于本文重点讨论带宽问题,因此这里都假定器件为管线式。
NoBL/ZBT RAM (1X)
NoBL (No Bus Latency)或 ZBT (Zero Bus Turnaround) RAM 经过优化,可减少连续读写周期间的时延。像同步 SRAM 一样,它包括单独的普通双向 I/O 总线。用于管理管线数据流通并最小化连续读写操作间延迟的内部逻辑电路能够辨别该存储器与标准同步 SRAM。因此,该架构最适用于读写操作需求各半的场合。但是,如果向器件发送较长的数据流,那么其峰值带宽将等于同步管线式 SRAM。
分离 I/O SRAM (1X)
顾名思义,这些器件将公用的普通 I/O 端口分为分离输入总线和分离输出总线,以避免总线争用和总线转换 (turnaround) 问题。但是,与普通I/O SRAM类似,该器件在任何给定时钟周期中只能进行单一的读取或写入访问。该架构消除了与普通I/O总线相关联的总线转换时间,使每个端口都能根据其操作进行优化。
DDR RAM (2X)
DDR RAM使用单条普通 I/O 双向总线。与同步 SRAM 不同,DDR 器件需要一个差分时钟或两个异相时钟(K和/K)。数据锁定在K或/K的每个上升沿上的存储器阵列中。这就有效地使数据传输和I/O速度翻番,达到时钟频率的两倍。
