高速大容量数据采集板卡的SDRAM控制器设计
摘 要：本文对高速、高精度大容量数据采集板卡所采用的SDRAM控制器技术进行了讨论,详细介绍了基于FPGA的SDRAM控制器的设计、命令组合以及设计仿真时序,并将该技术应用于基于PCI总线的100MHz单通道 AD9432高速大容量数据采集板卡,最后给出了板卡测试结果。
关键词：SDRAM;FPGA;AD9432
引言
高速数据采集具有系统数据吞吐率高的特点,要求系统在短时间内能够传输并存储采集结果。因此,采集数据的快速存储能力和容量是制约加快系统速度和容许采集时间的主要因素之一。通常用于数据采集系统的存储器有先进先出存储器(FIFO)、双端口RAM以及静态RAM等,但是容量小,已经不能满足高速数据采集系统的需求。目前市场上的SDRAM和DDR SDRAM具有工作频率高、容量大、功耗低的特点,数据线位宽可以达到64bit,完全适用于高速数据采集系统。但是SDRAM控制相对复杂,而且需要定时刷新,是系统设计的一个技术难点。
本文设计的100MHz单通道AD9432高速大容量数据采集板卡,选择大容量SDRAM作为采集数据存储器。其中,自行设计的SDRAM控制器,采用了猝发读写操作模式,充分发挥猝发读写的高速高效率特性,实现对采集数据的高速存储。
SDRAM控制器设计与仿真
SDRAM控制器的设计
SDRAM控制器的设计有多种方案,一种是采用市场上的专用SDRAM接口芯片,这种控制器接口固定,访问容量有限,与A/D采样电路连接时,需要设计一个接口转换电路,满足专用芯片的接口时序;另一种是采用带有SDRAM接口的DSP,例如TMS320C6000系列,但是容量有限,不易扩展,而且这种方式通常要求对采集数据进行预处理;还有一种是基于FPGA的SDRAM控制器,目前FPGA的技术比较成熟,编程方便,设计灵活,便于构造大容量的SDRAM存储器,但是控制器需要根据系统技术要求进行设计。在本文的高速数据采集卡设计中,采用大容量FPGA设计SDRAM控制器。
基于FPGA的SDRAM控制器工作原理
SDRAM控制器是高速数据采集卡存储单元的核心,控制板卡数据流。工作原理参见图1。采集数据先送入A/D数据缓存器,由SDRAM控制器读出并写入大容量SDRAM存储器。当A/D转换结束后,板卡修改状态标志或者发出中断请求,主机发出读取命令,SDRAM控制器切换工作状态,把数据从SDRAM中取出,写入输出缓存器,由主机通过总线接口将结果读到系统中。其中,SDRAM控制器负责对SDRAM的定时刷新。SDRAM控制器根据设计,可以对SDRAM执行猝发读写、刷新等12种命令,完成对数据的访问。
SDRAM的控制命令组合
SDRAM的控制是根据时钟上升沿时刻控制信号的不同组合实现的。控制SDRAM的基本操作包括：初始化、刷新、块激活、读写访问、预充电等。
基于FPGA的SDRAM控制器设计
整个SDRAM电路包括一片FPGA和多片SDRAM。FPGA内部集成了SDRAM控制器、ADC接口、总线控制接口和3个FIFO。其中,2个FIFO组成乒乓A/D数据缓存器,另一个FIFO作为输出缓存器,FIFO的深度和SDRAM页长度一致。在板卡设计中,根据需求对SDRAM控制操作进行了简化,设计了初始化、自动刷新、块激活、猝发读写、预充电等六种操作,具体状态机设计如图2所示。系统上电初始化并发出复位信号,SDRAM控制器进入初始化状态,对SDRAM进行刷新和模式设置,其中猝发长度设为“full page”,然后进入空闲状态,等待命令。当主机启动A/D转换,ADC接口将采集数据依次写入A/D数据缓存器,当其中一个FIFO满,SDRAM控制器进入猝发写状态,发出块激活和猝发写命令,将A/D数据缓存器中的数据读出并写入SDRAM当前页,一页数据写操作后,发出块预充电命令,关闭所有数据块,
