一种基于FPGA的直接序列扩频基带处理器
摘 要：本文设计实现了一种基于FPGA的直接序列扩频基带处理器,并阐述了其基本原理和设计方案。
关键词：扩频;FPGA;数字匹配滤波器;基带处理器
引言
扩频通信技术具有抗干扰、抗多径、保密性好、不易截获以及可实现码分多址等许多优点,已成为无线通信物理层的主要通信手段。本文设计开发了一种基于直接序列扩频技术(DS-SS)的基带处理器。
直接序列扩频通信
直接序列扩频通信系统原理框图如图1所示。该处理器由FPGA芯片,完成图1中两虚线框所示的基带信号处理部分。扩频方式为11位barker码扩频,采用自同步加扰技术,支持最大数据速率为1.024Mbps的DBPSK和2.048Mbps的DQPSK两种调制方式,FPGA的主时钟频率为22.528MHz。
设计实现
该基带扩频处理器包括基带发送信号处理和基带接收信号处理两部分。
发送端实现方案
基带发送处理用FPGA实现,包括接收数据的加扰、串/并转换、差分编码、频谱扩展、脉冲成型和时序控制等电路模块,其总体实现方案如图2所示。
数据加扰
本设计采用解扰时不需要复杂同步的自同步加扰技术,扰码器由7阶线性反馈移位寄存器构成。
串/并转换
该基带处理器支持DBPSK和DQPSK两种调制方式。当工作在BPSK方式时,数据以bit为单位进行处理,I/Q路数据相同。工作在DQPSK方式时,传输数据以相邻的两bit为单位进行处理,其中奇数bit进入I通道,偶数bit进入Q通道,完成串/并转换的功能。
差分编码
差分编码使PSK信号变成DPSK信号,以克服“相位模糊”问题。差分编码方案取决于调制方式是BPSK还是QPSK。当采用BPSK方式时,编码运算比较简单：输出bit(k)由输入bit(k)异或输出bit(k-1)得到;采用QPSK方式时,因为四种可能的前一输出状态和四种可能的当前输入状态可以确定十六种输出状态,所以差分运算方案比采用BPSK复杂的多,其编码方案如表1所示。
频谱扩展
本设计选用自相关特性非常好的11位barker码作为扩频码,通过barker码和编码后的输出数据进行模二加实现扩频调制,1.024Mbps 的I/Q路数据,经11.268Mbps的barker码扩频后变成11Mbps。
脉冲成型
为了更适合于信道传输的要求,需要经过波形成型后以压缩频带,减小码间干扰,同时使信号能量更加集中,增强信噪比。本设计采用一个滚降系数a=0.22的升余弦FIR数字滤波器完成I/Q路信号的成型,经成型后的I/Q路数据作为基带处理器发送端的输出数据送往外部调制器进行下一步处理。
接收端实现方案
基带接收处理同样用FPGA实现,包括AGC处理、前端处理(FEC)、数字匹配滤波器(DMF)、捕获跟踪、差分解调和自动频率控制、并/串转换和解扰,以及时序控制等电路模块(见图3)。
基带AGC处理
AGC处理模块通过误差估计、低通积分和能量调整,并经D/A转换和滤波,调整接收信号的能量,使A/D转换输入的信号保持最佳的电平值。必须注意,AGC环路是一个慢跟踪环路,不提供信号能量快速抖动的增益调整。
前端处理
前端处理电路由量化比特数转化和平滑处理两部分电路组成。
本文选用Maxim公司的MAX1198实现A/D转换,其量化比特数为8bit。量化比特数超过3bit时,输出信噪比仅有2dB的较小差距。鉴于此,为避免硬件成本太高,用量化比特数转化电路将8bit表示的量化电平转化为3bit表示。
