DDS逻辑优化设计及Verilog实现
摘 要：本文主要介绍了在DDS系统中,为了提高芯片运算速度,加大输出带宽,减小芯片规模从而提高可靠性和频谱纯度而采用的优化方法及其VerilogHDL实现。
关键词：流水线;输入寄存器结构;加法器最低位修正;压缩存储查找表
概述
由于DDS频率合成方法具有低频率转换时间、低失真输出波形、高分辨率、高频谱纯度、可编程和宽频率输出范围等优良性能,在现代频率合成领域中具有越来越重要的地位。在许多应用领域中,如通信、导航、雷达和电子对抗等, DDS频率源都是主流的关键部件。
DDS的改进构想
DDS电路的关键是利用高速存储器做查找表,通过高速DAC产生已经以数字形式存入的正弦波,并用频率控制字K来调制DDS的输出频率。
从算法可以看出,DDS的工作主频决定它输出的频率：fout=fclk*K/2N(N为相位累加器的位数,K为频率控制字,位宽32位,fclk是芯片主频),所以提高DDS的主频就可以提高它的输出频率和输出带宽,同时对于ROM的实现来说,如果用32根地址线来寻址,则需要一个非常大的ROM,要232那么大。这种ROM从存取时间、可靠性和制造上来说是不实际的,所以要对算法进行改进。
DDS设计优化
这一部分对DDS设计进行了优化,目的是在保持其原有优点的基础上,尽量减少硬件复杂性,降低芯片面积和功耗等,提高芯片速度。核心结构如图1所示。图中相位累加器为32位,如果主频为75MHz,则确定频率分辨率为0.0174Hz。相位-幅值转换部分由查找表逻辑实现。查找表用字长为13位的ROM实现,存储压缩后的SIN值。本芯片在相位累加器和查找表之间插入了一个地址转换器,负责进行地址转换。在查找表和DAC之间插入了一个数据转换器,负责进行数据转换。相位累加器输出的地址码位宽为16位, Data[12:0]为查找表输出的二进制SIN值,它经过数据转换器后和adri[15]反拼接成14位数据输入DAC,变换成连续的正弦信号V输出。
对DDS优化如下：
1. 引入流水线对累加器进行优化。将32位累加器分成4条流水线,每条流水线完成8位的加法运算,流水线的进位进行级联。运用流水线实现加法器可以提高累加器的运算速度3倍之多。为了提高运算速度,加法器算法采用的是目前速度最快的预先进位算法。为了避免因预先进位加法器中进位传输链过长而影响速度,每8位加法器由两个4位的预先进位加法器级联而成。因引入流水线而多加入80个寄存器中的48个可以通过改进的输入数据寄存器减少,详见图2。对输入寄存器结构进行优化,以降低硬件复杂度,减小芯片面积,从而进一步提高运行速度。在设计中增加一个时钟分配器,通过时钟的分配时序,可以节省保存输入频率控制字的级联寄存器。还同时节约芯片的24个I/O口,唯一的缺点是数据要保持4个时钟周期,会降低系统跳频的跳转频率。
2. 从图1可知,从相位累加器的32位输出中提取高16位作为ROM的查找地址,相位累加器的输出截尾可以减少ROM的尺寸到原来的1/216,把ROM容量的单元数从232降到216。损失的低16位相位累加数值对应0.02度的间断,在绝大部分应用中都是可以忽略的,在生成波形的精确度上已经可以满足要求了。但由此而产生的截尾误差却会对频谱纯度和输出带宽产生影响。相应的解决办法如图3所示：将D触发器的输出端连接到相位累加器最低位的c0,相位累加器字长变为32+1位,频率控制字的值相当于2K+1,而截尾误差为2,即频率控制字(奇数)和截尾误差(2的整数次幂)
