MPEG-4SP级解码器中的SDRAM接口设计
摘 要：本文提出了一种在MPEG-4 SP级解码器中的SDRAM接口设计,并巧妙地利用了一种新颖的填充方法,使得程序执行的效率大幅度提高。
关键词：SDRAM;MPEG-4;填充
引言
图像处理系统都需要用到容量大、读写速度高的存储介质。SRAM操作简单,但其昂贵的价格会使产品成本上升。相比较而言,SDRAM的控制较RAM复杂,但具有价格便宜、体积小、速度快、功耗低等优点,所以从降低成本的角度出发,本文采用SDRAM实现MPEG-4 SP(Simple Profile)级解码器的数据缓冲功能。
MPEG-4 SP级解码器
MEPG-4 SP的定义就是面向低码率的视频通信标准,工作在矩形I帧和P帧,支持带有运动补偿的基于DCT 编码的基本功能。I帧采用帧内编码方式,而P帧采用帧间编码方式,仍然在16×16 的宏块基础上进行帧间/帧内编码。其中,Intra 宏块的纹理编码采用 DCT 变换和 AC/DC 预测,进一步降低了码率;Inter 宏块的运动矢量可有1MV和 4 MV两种表示方法,其中运动矢量具有半像素精度,支持非限制运动矢量。
本解码器选用FPGA作为系统的核心处理器,因为FPGA可提供必需的并行机制,从而可为视频解码器提供经济的实时解决方案。对比目前硬件的MOPS性能,发现通用处理器的性能约为2000 MOPS;DSP处理器将这一数字提高到8000MOPS左右,但仍然受限于只能通过有限数量的计算单元完成数据流的处理。相比之下,FPGA则有很大的自由度,性能可轻松超过10万MOPS,而且用FPGA能够比较方便地实现系统的集成,维护和升级。
图1是解码器的电路结构图,实现了从ES流到可供显示器显示用的模拟信号的解码过程。首先,进入FPGA的ES流被缓存到FIFO中,FIFO的大小是3M bits,实践表明它可以应对各种码速率的码流输入;然后FPGA读取FIFO中的数据进行解码,外扩16Mbits的SDRAM作为必要的数据中转;解码得出的数据是4:2:0的YCrCb信号,通过色度空间转换变为RGB信号,再加上用于控制显示的行、场同步以及消隐信号,传送给ADV7210转化成模拟信号,从而在显示器上看到实际解出的画面。
SDRAM接口电路的设计
整体时序和结构安排
图2是SDRAM的接口电路结构框图。SDRAM接口负责SDRAM与FPGA内部模块的数据交互,其中命令产生器与SDRAM直接通信,产生SDRAM能识别的控制信号;地址产生模块负责地址映射,因为总控制器给出的地址是解出的宏块在重建帧中的相对位置和P帧中宏块对应的MV,经过地址映射后,就变成SDRAM命令产生器能识别的地址;上电模块完成正常工作前的SDRAM初始化工作。SDRAM总控模块控制着整个接口,主要负责启动和控制相关模块。总控模块在上电时启动上电模块;在场消影期启动刷新模块。解码时与SDRAM的数据交互主要分三部分：读显示数据,填充并且读参考帧数据,写入解出的宏块数据,在此期间总控模块的控制信号启动相应的地址映射模块产生读写地址,并由地址选择模块负责分配。
存储策略和地址映射策略
在SDRAM中总共存储了两帧图像的数据,其中一帧作为参考帧,在解P帧时要根据运动矢量提供参考宏块的数据形成重建帧,同时它还可实现显示数据缓冲;另外一帧是写入正在解出的重建帧数据。解码器处理的图像格式为CIF,数据格式为4:2:0,所以每一帧占用空间为352×288×1.5×8 bit。SDRAM中的两个bank(组),分别存放正在重建的帧和参考帧。每一个bank被分成三个连续空间,一块用来顺序存储亮度信息,另外两块分别顺序存储色度信息。在下一个帧起始信号到来时,原来存储参考帧的bank变成存储重建帧,而另外一个bank中存储的解完的重建帧将作为正在重建的下一帧的参考帧。
